行业组件数据 · 2026

差分晶体管对

繁體:差分電晶體對

由两个匹配的双极型晶体管(BJT)或场效应晶体管(FET)对称配置,发射极或源极连接至公共电流源,构成差分输入级核心。

技术定义与适配语境
典型 差分晶体管对 会按材料、尺寸公差、适配关系和失效风险在 计算机、电子和光学产品制造 中评估。

差分晶体管对由两个匹配的双极型晶体管(BJT)或场效应晶体管(FET)组成,它们对称配置,发射极或源极连接至公共电流源。该配置构成运算放大器、比较器及其他模拟电路中差分输入级的核心,提供高共模抑制比(CMRR)、低失调电压,并通过固有的热耦合实现温度稳定性。 差分对通过将差分输入电压(两个信号之差)转换为差分输出电流来工作。当相同的晶体管共享恒定的尾电流时,一个晶体管基极-发射极电压的增加会降低另一个晶体管的电压,从而在小信号下产生线性放大区域。共模信号(两个输入相同)由于共享电流源而产生极小的输出变化,有效抑制噪声和干扰。

组件规格

定义
差分晶体管对由两个匹配的双极型晶体管(BJT)或场效应晶体管(FET)组成,它们对称配置,发射极或源极连接至公共电流源。该配置构成运算放大器、比较器及其他模拟电路中差分输入级的核心,提供高共模抑制比(CMRR)、低失调电压,并通过固有的热耦合实现温度稳定性。

差分对通过将差分输入电压(两个信号之差)转换为差分输出电流来工作。当相同的晶体管共享恒定的尾电流时,一个晶体管基极-发射极电压的增加会降低另一个晶体管的电压,从而在小信号下产生线性放大区域。共模信号(两个输入相同)由于共享电流源而产生极小的输出变化,有效抑制噪声和干扰。
工作原理
The differential pair operates by converting a differential input voltage (difference between two signals) into a differential output current. When identical transistors share a constant tail current, an increase in base-emitter voltage of one transistor decreases the voltage of the other, creating a linear amplification region for small signals. Common-mode signals (identical on both inputs) produce minimal output change due to the shared current source, effectively rejecting noise and interference.
材料
硅(Si)或砷化镓(GaAs)半导体衬底铝或铜互连二氧化硅(SiO2)绝缘层金键合线陶瓷或塑料封装。
Input Bias Current
10 nA-10 μA
Input Offset Voltage
0.5-5 mV
Supply Voltage Range
±5V to ±18V
Operating Temperature
-40°C to +125°C
Gain Bandwidth Product
1-100 MHz
Common-Mode Rejection Ratio (CMRR)
80-120 dB
标准
ISO 9001IEC 60747JEDEC JESD22

行业分类与别名

差分晶体管对 的常用贸易名称、技术标识和检索关键词。

上级产品

该组件会出现在以下整机或工业产品中。

FMEA · 风险与缓解

诱因 → 失效模式 → 工程缓解

Current source failure or imbalance->Loss of common-mode rejection, increased offset->Implement current mirror stabilization, use precision matched transistors
Thermal gradient across transistors->Increased offset voltage drift->Use monolithic integrated pairs, symmetrical layout, thermal coupling
ESD events during assembly->Gate oxide breakdown (MOSFETs) or junction damage->ESD protection circuits, proper handling procedures

工业生态与工程逻辑

0
Thermal runaway if current source fails
1
Mismatch in transistor parameters causing offset
2
Electrostatic discharge (ESD) damage during handling
3
Saturation at high differential input voltages

合规与检测

tolerance
Transistor matching typically within 1-5% for critical parameters like β and VBE
test method
DC parameter testing (offset voltage, bias current), AC analysis (frequency response, CMRR), thermal cycling per JESD22-A104

制造该组件的工厂

来自 CNFX 组件能力表的相关制造商资料。

制造商列表用于前期研究和供应商能力理解,不代表认证、排名或交易担保。

采购评估维度

不是客户评论,也不是实时热度。以下维度用于前期 RFQ 准备和供应商评估。

技术文档
4/5
制造能力
4/5
可检验性
5/5
供应商透明度
3/5

这些分值是采购评估维度示例,不代表真实客户评分、具体国家买家反馈或实时询盘。

相关组件

常见问题

What is the main advantage of using a differential transistor pair?

The primary advantage is high common-mode rejection ratio (CMRR), which allows amplification of small differential signals while rejecting noise and interference common to both inputs.

Can differential pairs be used with MOSFETs instead of BJTs?

Yes, MOSFET differential pairs are common in CMOS integrated circuits, offering very high input impedance and lower power consumption, though typically with slightly lower transconductance than BJT pairs.

How does temperature affect differential pair performance?

Matched transistors in close proximity exhibit excellent thermal tracking, minimizing drift in offset voltage and bias currents over temperature variations.

我可以直接联系工厂吗?

CNFX 是开放目录,不是交易平台或采购代理。工厂资料和表单用于帮助你准备直接沟通。

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数据基础

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初步技术归类
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URN:CNFX:ME:UNIT:DIFFERENTIAL_TRANSISTOR_PAIR